Отправлено cms 04 ноября 2002 г. 20:15

Документации по этому вопросу я нигде не нашел, но опыты показали:

а) входной сигнал для PLL может быть подан только с линии GCLK, жестко закрепленых за определенной PLL - GCLK1/3 за PLL1 и GCLK2/4 за PLL2;

б) одновременно линию GCLK использовать для тактирования внутренней логики и PLL нельзя - то бишь PLL требует эксклюзивную GCLK;

в) CLKLK_OUTхp ессно, также жестко закреплены за определенной PLL;

г) результаты трассировки проекта, где выход PLL используется для тактирования внутренней логики не предсказуем.

Буду благодарен, если прокомментируете мои наблюдения или дадите ссылочку на объясняющий документ. "Using ClockLock&ClockBoost" by Altera смотрел - по вопросу ограничений трассировки там ничего нет.

• именно в an115 и описывается жесткое закрепление выводов за опред. плл'ми... может версия ан'а старая у вас? july2002 v2.4 — sled   (05.11.2002 11:58, пустое)
  • Оппа, ведь действительно у меня AN115 v2.1 October 2000... — cms   (05.11.2002 12:56, пустое)
• Ответ: У меня PLL и логика тактируются одним GCLK — Burger   (05.11.2002 11:25, пустое)
  • Это возможно, если выход PLL выводится только на пин, иначе Error: "Input clock pin <name> is assigned to an I/O pin that feeds input clock of ClockLock PLL <name>, which uses clock output port <clk0 or clk1> to feed other clock ports in design. Input clock pin <name> must not clock other logic." — Elektric   (05.11.2002 13:15, пустое)