Это возможно, если выход PLL выводится только на пин, иначе Error: "Input clock pin <name> is assigned to an I/O pin that feeds input clock of ClockLock PLL <name>, which uses clock output port <clk0 or clk1> to feed other clock ports in design. Input clock pin <name> must not clock other logic." («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] Это возможно, если выход PLL выводится только на пин, иначе Error: "Input clock pin <name> is assigned to an I/O pin that feeds input clock of ClockLock PLL <name>, which uses clock output port <clk0 or clk1> to feed other clock ports in design. Input clock pin <name> must not clock other logic."

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено Elektric 05 ноября 2002 г. 13:15
В ответ на: Ответ: У меня PLL и логика тактируются одним GCLK отправлено Burger 05 ноября 2002 г. 11:25

Составить ответ ||| Конференция ||| Архив

Ответы

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа