В VHDL структура построения программы сделана таким образом, что входные-выходные буфера (+) («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

---

Отправлено DM 29 июля 2002 г. 15:41 В ответ на: И еще, на что многие новички натыкакются, особенно VHDLисты(+) отправлено -=Sergei=- 29 июля 2002 г. 15:32

автоматически установятся, там где in, out, inout написаны в entity. просто надо помнить, что для всех сигналов идущих в/из плис, надо указывать направление.

• ???? А какой софт так делает? — -=Sergei=-   (29.07.2002 15:59, 1325 байт)
  • А где вы указывате, что clk через bufg должен идти? (+) — DM   (29.07.2002 16:16, 117 байт)
    • Если на скорую руку, то так (+) — -=Sergei=-   (29.07.2002 16:44, 2114 байт)
      • Согласен с вами(+) — DM   (29.07.2002 16:50, 120 байт)
        • Так в этом то и загвоздка (+) — -=Sergei=-   (29.07.2002 17:17, 382 байт)
          • Я пользуюсь(+) — DM   (30.07.2002 08:25, 123 байт)
          • Ответ: Synplify + Xilinx Aliance расставляет буфера атоматически ... — Pashka   (29.07.2002 18:13, 252 байт)
            • Вот теперь все ясно, спасибо :) — -=Sergei=-   (29.07.2002 18:17, пустое)