???? А какой софт так делает? («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

---

Отправлено -=Sergei=- 29 июля 2002 г. 15:59 В ответ на: В VHDL структура построения программы сделана таким образом, что входные-выходные буфера (+) отправлено DM 29 июля 2002 г. 15:41

просто я пальчиками эти самые буффера прописываю.

Т.е. если я правильно понял, то например пишу так:
library IEEE;
use IEEE.std_logic_1164.all;

entity dc_com is
port (
in_com: in STD_LOGIC_VECTOR (3 downto 0);
clk: in STD_LOGIC;
dc: out STD_LOGIC_VECTOR (4 downto 0)
);
end dc_com;

architecture dc_com_arch of dc_com is

begin

process(CLK,in_com)
begin

if ( CLK'event and CLK ='1') then
case in_com is

--p2 p1 u l nop uld ld calc activ

when "0000" => DC <= "10000";
when "0010" => DC <= "01000";
when "0101" => DC <= "00100";
when "1001" => DC <= "00100";
when "0110" => DC <= "01000";
when "1010" => DC <= "01000";
when "1101" => DC <= "00110";
when "1110" => DC <= "00110";
when "1100" => DC <= "00010";
when "0111" => DC <= "00001";
when "1011" => DC <= "00001";

when others => DC <= "10000";
end case;
end if;
end process;

end dc_com_arch;

Делаю эту схему верхним уровнем, Затем синтезирую, получаю дапустим .edn, а за тем имплементирую уже непосредственно в .bit, то на входы и выходы буффера постаяться автаматически??? А как софт узнает что CLK - это клок и его надо через BUFG выдавать?

• А где вы указывате, что clk через bufg должен идти? (+) — DM   (29.07.2002 16:16, 117 байт)
  • Если на скорую руку, то так (+) — -=Sergei=-   (29.07.2002 16:44, 2114 байт)
    • Согласен с вами(+) — DM   (29.07.2002 16:50, 120 байт)
      • Так в этом то и загвоздка (+) — -=Sergei=-   (29.07.2002 17:17, 382 байт)
        • Я пользуюсь(+) — DM   (30.07.2002 08:25, 123 байт)
        • Ответ: Synplify + Xilinx Aliance расставляет буфера атоматически ... — Pashka   (29.07.2002 18:13, 252 байт)
          • Вот теперь все ясно, спасибо :) — -=Sergei=-   (29.07.2002 18:17, пустое)