[an error occurred while processing this directive]
Ответ: (+)
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
SM 27 июня 2006 г. 15:38
В ответ на: Ответ: отправлено
SAZH 27 июня 2006 г. 15:23
конкретный пример не приведу, но на словах объясню. Шина данных идет на защелку непосредственно с выхода регистра, который тактируется положительным фронтом клока. Разрешение на защелку формируется по логическому И из инвертированного клока и выхода дешифратора адреса (на бумажке можно нарисовать диаграммы, будет все понятно). Итого путь по данным выходит короче, чем путь клока, и данные успевают поменяться в конце импульса разрешения - то есть не собляден холд у данных относительно спада разрешения.
Примерно вот так:
// это в ядре процессора always @(posedge clock) begin data_wr_pipe <= dbus_internal; addr_wr_pipe <= abus_internal; wren_pipe <= wren_internal; end
Синопсис четко понимает, что тут есть клок "clock", который гейтят сигналами (addr_wr_pipe == ADDR) & wren_pipe. Он задерживает этот сигнал разрешения на заданное время (там есть команда set_clock_gating_check), чтобы не было глитчей на разрешении. Более того, он задерживает данные от data_wr_pipe на какое-то время, что с учетом времени прохождения клока через гейтилку соблюдается холд. Квартусу все почему-то до фонаря. Сам, как уже сказал, lcell'ы пихаю.
info@telesys.ru
