Отправлено Victor Yurchenko 26 мая 2006 г. 16:05 В ответ на: может не успевает? отправлено <font color=gray>plus</font> 26 мая 2006 г. 15:08

К сожалению, не видел начала дискуссии, но по-моему, вам тут уже достаточно сказали.
"вычисляется неверно" не может быть применено в данном случае, вы же сами сказали , что на 90 нс все ОК, а на 60 уже не ОК. Так сразу ясно, что не успевает ваша схемка.
Кроме того, как упоминал ZASH, было бы неплохо скобочки применять, т.к. в варианте
out <= d1 + d2 + d3 + d4 + d5 + d6;
получается 5 сумматоров в цепочке. Если записать
out <= (d1 + d2) + (d3 + d4) + (d5 + d6);
, то самый длинный путь данных будет иметь 3 сумматора (см. Tools->RTL Viewer). Время прохождения сигнала сократится почти пропорционально. А вообще, если хотите делать скоростные схемы, то нужно промежуточные регистры ставить.

• большое спасибо за ответ(то что надо). по поводу не успевает - я и сам это подозревал(см. выше), что касается скобок- не нашел в описании ничего, может поделитесь качественной книжкой, я бы меньше глупых вопросов задавал... — plus   (26.05.2006 16:15 82.179.67.254, пустое)
  • А как я поделюсь, если мыло не указано? — Victor Yurchenko   (26.05.2006 16:45 193.41.4.2, 450 байт)
    • в той же библии об этом указанно HDL Chip design :) — des00   (26.05.2006 16:52 80.89.147.5, пустое)
    • мыло внутри(+) — plus   (26.05.2006 16:52 82.179.67.254, 18 байт)

E-mail: info@telesys.ru