[an error occurred while processing this directive] [an error occurred while processing this directive]
|
тяжело сказать какой язык лучше(это наверное зависит от того на чем програмировал до того и какие тулсы будешь юзать)лично я с verilog работал очень мало и поэтому на верное не узнал всех прелестей етого языка. что до vhdl то здесь я тебе напишу некоторые недостатки и преимущества использования этого языка
- vhdl очень хорошо работает с max-plus(best),xilinx foundation(best), modelsim(good), имеется ввиду распознавание и implementation с vhdl файлов.
- кроме того не знаю как сейчас, но раньше synlify работала нормально только с VHDL
- active hdl(x.x) очень сильно ориентирован на использование именно vhdl, много тулзов для verilog просто не работают или ведут себя некорректно
- (vhdl) имеет намного больше готовых библиотечных елементов чем другие языки
- код на VHDL намного читабельнее чем VERILOG
- в vhdl посравнению с verilog нужно много писать текста (как С и Паскаль)
- кроме того там(vhdl) есть некоторая неразбериха с тем как интерпретируются signal и variable в разных САПРах
єто то что я узнал из собственного опыта, думаю многие любители verilog будут со мной не согласны, но мое сильное убеждение если писать большие проекты под altera i Xilinx то лучше VHDL на даный момент ночего нет.
но самое главное помни, если проект небольшой (до 1000 LC) лучше abel нету :-)
E-mail: 
info@telesys.ru
