|
|
Основа моего подхода проста:
-Минимум кода на VHDL(Verilog, или скажем просто HDL).
-Основа всегда отлаженные библиотеки из предложенных Altera.
-Все это обрабляется State Mashines на HDL :-)
-Создаются модули, с четко проработанными интерфейсами и их графическое представление.
-Обязательно графическая презентация проекта, так как текстовый метод здесь совершенно не годится, т.к. он принципиально предполагает последовательное чтение и не годится для представления параллельных процессов.
Это, конечно, не все, но это сама суть, так сказать стержень.
Кто-то может быть имеет в своем арсенале другие подходы, но я к сожалению не видел более эффективных. Мои компетиторы по пол-года отлаживают простейшие "дрыгалки". У этого подхода есть сушественный недостаток - привязка к вендору (поставщику базовых компонентов), но за все надо платить, к сожалению. :-(
Естесвенно такой подход, не очень годится для разработки мобильных проектов, т.е. сегодня Altera завтра Xilinx, Actel и т.д.
Успехов,
PicoDev
E-mail: 
info@telesys.ru
