Отправлено Andy-P 12 августа 2005 г. 11:09 В ответ на: Вопрос о подключении АЦП с LVDS выходами к Stratix отправлено Кн 11 августа 2005 г. 10:01

Во-первых, можно попробовать сделать десериалайзер на логических ячейках. Быстрая ПЛЛ, используемая для встроенных десериалайзеров доступна к использованию. При динамическом выравнивании фазы обещают 840Мбит/с = 70МГц*12бит. Совет безответственный – в Стратиксах сам так не делал :)

Во-вторых, можно использовать и встроенные десериалайзеры, напрмер, с фактором 4. Поток битов с АЦП непрерывный (без дополнительных флагов и т.д.), поэтому накопите 3 выборки по 4 бит и объедините в один 12 битный сэмпл. Информацию о границах сэмпла с АЦП возмете с сигнала ADCLKP*1.

• Спасибо и еще вопрос — Кн   (12.08.2005 13:21 213.33.250.250, 141 байт)
  • Ответ: (+) — Andy-P   (12.08.2005 14:07 83.218.236.246, 1041 байт)
    • Спасибо, но мне не совсем понятно — Кн   (12.08.2005 14:23 213.33.250.250, 140 байт)
      • Ответ: (+) — Andy-P   (12.08.2005 15:48 83.218.236.246, 366 байт)
        • Спасибо. — Кн   (12.08.2005 16:01 213.33.250.250, пустое)