Отправлено Andy-P 12 августа 2005 г. 14:07 В ответ на: Спасибо и еще вопрос отправлено Кн 12 августа 2005 г. 13:21

Реализация богата вариантами :) один из них...
До получения собранного 12-битного сэмпла АЦП я бы работал в его же (АЦП) клок домене, а после сборки, где частота уже ниже и равна тактовой АЦП, можно ресинхрить на другую тактовую, если надо.

1*ADCCLK и 6*ADCCLK жесто связаны ПЛЛ от АЦП (просто напоминаю)

Для простоты: имеем биты с номерами 0-11; 1*ADCCLK равен 0 начиная с бита 0.
Вместо предложенных вами тактовых со сдвигом, наверное лучше сделать сигналы разрешения, а тактовую оставим одну: 6*ADCCLK. Для реализации сигналов разрешения делаем счетчик по модулю 12; выделяем сигналы равенства счетчика 3, 7 и 11 (можно выделить на единицу меньше и триггернуть – так должно быть быстрее). Разумеется счетчик надо привязать к 1*ADCCLK, для чего выделяем одиночный импульс по спаду 1*ADCCLK длительностью 1/(6*ADCCLK) и подаем его на вход синхронной очистки счетчика.
Конечно, выделяемые числа надо подстроить под диаграмму АЦП, а синхронную очитску можно поменять на синхронную загрузку константы опять же по диаграмме.

• Спасибо, но мне не совсем понятно — Кн   (12.08.2005 14:23 213.33.250.250, 140 байт)
  • Ответ: (+) — Andy-P   (12.08.2005 15:48 83.218.236.246, 366 байт)
    • Спасибо. — Кн   (12.08.2005 16:01 213.33.250.250, пустое)