Отправлено dachny 20 февраля 2005 г. 15:56 В ответ на: Ответ: отправлено SAZH 20 февраля 2005 г. 14:48

---------FAILO BEGIN--------------------

include "clk2x.inc";
subdesign top
(
clk_in : input;
data[31..0] : output;
)
variable
counter[31..0]: dff;
clk: global;

begin
clk = clk2x( clk_in );

counter[].clk = clk;
counter[].d = counter[] +1;
data[] = counter[];

end;
------------------FAILO END---------------------

откомпилил и в рапорте нашел волшебную фразу
; clk2x:$00000|clk2x_out ; LC_X11_Y6_N4 ; 33 ; Clock ; yes ; Global clock ; GCLK1 ;

И вот такую еще
; clk2x:$00000|clk2x_out ; LC_X11_Y6_N2 ; 33 ; Global clock ; GCLK1 ;

Так что выьекающие последствия вытекать не будут

• не могли бы уточнить что именно подразумевается под словом ЗАДЕРЖКА ? и какой смысл в нее вкладывается? поскольку как я понимаю смысл слова задержка в возможности ее выбора - а это при вашем подходе не делается - или вы о чем то другом демонстрируете пример? — net   (20.02.2005 21:26, пустое)
  • На счет выбора - а на кой он? В принципе? (+) — SM   (20.02.2005 21:52, 283 байт)
    • в приведенном примере приводится схема умножения - но ее граничная частота будет зависеть от разводки и поэтому вопрос о какой задержки идет речь? — net   (20.02.2005 22:10, пустое)
      • Ответ: — SAZH   (20.02.2005 22:20, 263 байт)
        • А на глобальную линию любой элемент обязан сесть в циклоне. Если эта линия свободна от ее "dedicated" источников. — SM   (20.02.2005 22:26, пустое)
          • На Асехе то же садиться (-) — dachny   (21.02.2005 10:24, пустое)
            • На ацексе умножалка на 2 встроенная нормально работает :) — SM   (21.02.2005 13:16, пустое)
              • Да я в курсе (-) — dachny   (21.02.2005 14:38, пустое)
          • Это я уже понял. — SAZH   (20.02.2005 22:27, пустое)
        • Ответ: — net   (20.02.2005 22:22, 124 байт)
          • Этот "PLL" будет работать при такой погоде и на такой частоте на которой только вообше тригеры у кулона способны работать Если бы Вы просмотрели бы код внимательно Вы бы ето поняли. Минусом такого подхода являются ТОЛЬКО требования к симетричности входного сигнала , но для большинства OSC скважность документирована и меня устраивает(-) — dachny   (21.02.2005 10:18, пустое)
            • ваше высказывание не верно (+) — net   (21.02.2005 12:07, 413 байт)
              • Влияние разводки (а оно не маленькое) можно "пофиксить" (+) — dxp   (21.02.2005 16:30, 384 байт)
                • пофиксить можно все(+) — net   (22.02.2005 08:28, 605 байт)
              • Ответ: — dachny   (21.02.2005 12:18, 268 байт)
                • Ответ: — SAZH   (21.02.2005 13:42, 300 байт)
    • в плисах тоже появляются эти элементы — net   (20.02.2005 22:06, пустое)
      • Скорее в IO-ячейках ПЛИСов... А в самой матрице что-то глухо. — SM   (20.02.2005 22:09, пустое)
        • все когда то начинается - просто потребности в задержках при синхронных схемах (синхронном подходе) особо не требуются - проще делать плл которые решают вопросы — net   (20.02.2005 22:12, пустое)
          • ну да. именно. Пока мне нужны были (+) — SM   (20.02.2005 22:25, 367 байт)