|
|
Я долго пытался отмоделировать timing для Cyclone и в A-HDL и в Ривьере, вылизал тестбенч, перепробовал все версии библиотек, но моделирование внутренней памяти так запустить и не удалось. Сначала VHDL нетлист от Quartus4.1(потом и 4.2) компилировался с ошибками, а затем, когда проапгрейдил Aldec A-HDL до версии 6.3 и докачал библиотеки, всё компилироваться стало без ошибок, но при запуске симулятора, A-HDL повисал намертво, а где-то через минуту вообще выпадал из активных процессов, как и не было. То же самое и в Ривьере с некоторыми визуальными отличиями. Само собой, и там и там не было отмоделировано ни пикосекунды.
Пробовал делать тестовый проект без этой несчастной памяти - всё моделируется на ура. Пробовал компилировать для APEXII - не виснет, но в результатах, каждый второй запуск , полная чушь. Для Stratix - тоже не виснет, но в результатах чушь всегда. Так и забросил это дело... Пришлось как Папа Карло мышкой в Квартусе рисовать времянку, лишь малую её часть к сожалению.
E-mail: 
info@telesys.ru
