[an error occurred while processing this directive]
|
с моделированием внутренней памяти Циклона на A-HDL 6.2. Правда, у меня Verilog, а не VHDL был, но это вряд ли существенно. Все пишется и читается, как положено. Правда делал я такое один или два раза - чтобы посмотреть именно времянки.
E-mail: info@telesys.ru