[an error occurred while processing this directive]
Можно ли синтезировать смешанный проект ( из VHDL и верилог модулей) ?
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
a
23 января 2005 г. 19:48
Составить ответ
|||
Конференция
|||
Архив
Ответы
Легко.
—
SM
(24.01.2005 08:35,
пустое
)
Ответ:можно.
—
Mad Makc
(23.01.2005 22:16,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru