[an error occurred while processing this directive]
Легко.
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
SM
24 января 2005 г. 08:35
В ответ на:
Можно ли синтезировать смешанный проект ( из VHDL и верилог модулей) ?
отправлено a 23 января 2005 г. 19:48
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru