Отправлено izrp 29 октября 2004 г. 05:15 В ответ на: Вопрос к уважаемым знатокам верилога и актив-хдл (+) отправлено druzhin 28 октября 2004 г. 18:19

Вот рабочий пример из проекта, попробуй сделать по аналогии

.....
for z in 0 to 2 generate
lin[z]=cr[z];
lzs[0][z]=!lin[z];
lzs[1][z]=!lzs[0][z];
lzs[2][z]=!lzs[1][z];
lzs[3][z]=!lzs[2][z];
lzs[4][z]=!lzs[3][z];
inf[z]=lzs[0][z]$lzs[4][z];
end generate;
.....

• Это VHDL а не verilog. Мне лениво переписывать модули из верилога на VHDL или переделывать верилоговые циклы for без generate. Хочу просто перенести свой проект из ISE в актив-хдл. Может кто-нибудь ответит на раньше заданый вопрос? — druzhin   (29.10.2004 10:00, пустое)
  • IMHO, это не VHDL. — A_S_N_04   (29.10.2004 13:40, пустое)