[an error occurred while processing this directive]
Это VHDL а не verilog. Мне лениво переписывать модули из верилога на VHDL или переделывать верилоговые циклы for без generate. Хочу просто перенести свой проект из ISE в актив-хдл. Может кто-нибудь ответит на раньше заданый вопрос?
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
druzhin 29 октября 2004 г. 10:00
В ответ на: Ответ: отправлено
izrp 29 октября 2004 г. 05:15