[an error occurred while processing this directive]
А почему бы тебе сразу не вставить верилог-модули в проект фаундэйшона, а в опциях проекта не задать синтез Sinplify? А дальше всё делаешь в фаундэйшоне.
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
миниатюрный аудио-видеорекордер mAVR

Отправлено Тээмэсник 29 сентября 2004 г. 09:28
В ответ на: Синтезирую модуль из двух файлов на Verilog в Synplify 7.1(3), цепляю полученый edf в Xilinx Foundaition 4.2 к модулю в Shematic Editor, компилирую проект, всё ОК, а вот отсимулировать не получается. Получив из тех же исходников edf с помощью FPGA Express, получается отсимулировать. Но очень нужно проделать это с помощью Synplify. Может кто поможет? отправлено confflex 28 сентября 2004 г. 19:21


Составить ответ  |||  Конференция  |||  Архив

Ответы

Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 

Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru