Вопрос к знатокам: реально ли сделать на VHDL Dual Port RAM на Altera 10K с использованием только EAB? («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] [an error occurred while processing this directive] Вопрос к знатокам: реально ли сделать на VHDL Dual Port RAM на Altera 10K с использованием только EAB?

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] [an error occurred while processing this directive] [an error occurred while processing this directive]

Отправлено alkan 14 ноября 2001 г. 22:58

Два варианта: Полный DPR - с двумя независимыми write enable/chip select/data/address портами на один массив памяти; и неполный, c одним портом только на запись, а другим - только на чтение. И вообще, как организовать работу с EAB из Synplify - до сих пор получается
обращение к ним только из Leonardo? Synplify упорно все делает
только через LC/LUT. А как дела с этим обстоят в Xilinx? У кого есть опыт, поделитесь!

Составить ответ ||| Конференция ||| Архив

Ответы

Ответ: — Геннадий (15.11.2001 13:45, 744 байт)
- А нельзя ли поподробнее: — alkan (16.11.2001 17:39, 360 байт)
  - Ответ: — Геннадий (19.11.2001 17:48, 507 байт)
    - Спасибо. — alkan (19.11.2001 22:00, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа