Отправлено Геннадий 15 ноября 2001 г. 13:45 В ответ на: Вопрос к знатокам: реально ли сделать на VHDL Dual Port RAM на Altera 10K с использованием только EAB? отправлено alkan 14 ноября 2001 г. 22:58

Я пробовал использовать lpm_ram_dp. Для Synplify его приходится
описывать как черный ящик (см. описание). Действительно двухпортовую
память с входными и выходными регистрами-защелками можно запихнуть
в EAB (logic cell не используются). Минус подобного подхода -
трудно пускать симулятор. Есть один интересный момент в работе EAB-а.
Данные во входном регистре данных EAB-а защелкиваются по фронту
clock-а. Далее они поступают собственно в блок памяти, но там они
фиксируются по низкому лог. уровню. А вот в выходном регистре данные
защелкиваются опять по фронту. Об этом MAX+Plus честно предупреждает:
"Delay path is controlled by inverted clocks -- assuming 50% duty
cycle". Но вот где эта цепь я искал целый день.

• А нельзя ли поподробнее: — alkan   (16.11.2001 17:39, 360 байт)
  • Ответ: — Геннадий   (19.11.2001 17:48, 507 байт)
    • Спасибо. — alkan   (19.11.2001 22:00, пустое)