|
|
Синплифи и Квартус норовят реализовать нижеописанное в логике.
Мож. кто работал с Циклонами или Стратиксами?
module my_ram ( q ,a ,wr ,clk ,d);
input [8:0] a ;
wire [8:0] a ;
input wr ;
wire wr ;
input clk ;
wire clk ;
input [7:0] d ;
wire [7:0] d ;
output [7:0] q ;
wire [7:0] q ;
reg [7:0] ram [511:0] /* synthesis syn_ramstyle="M4K" */ ;
always @ (posedge clk) begin
if (wr) begin
ram[a] = d;
end
end
assign q = ram[a];
endmodule
E-mail: 
info@telesys.ru
