|
|
Очень признателен и благодарю за советы!!!
Прошу прощение за задержку с ответом :-)
Установил Quartus4+SP1 и вернулся к проекту.
Если помнишь(http://www.telesys.ru/wwwboards/fpga/131/messages/42541.shtml), у меня были две версии pcixpci_core_v701_master32.vhd: первая - с двумя дополнениями библиотеки maxplus2.vhd (не рабочая) и вторая - с добавлением библиотеки maxplus2.vhd везде, где упоминалась либа ieee.std_logic_1164 (рабочая)
Так вот, обе отказались компилироваться под Quartus4+SP1!
Вернулся к исходному pcixpci_core_v701_master32.vhd (только подмел после декриптора) – получил откомпилированный проект. Т.о., получил ответ на один из своих предыдущих вопросов: «как задумана компиляция без вмешательства в исходник?»
Справедливости ради замечу, что PCIX & PCI Core Design Guide читал, там ничего не упоминается про подключение библиотек и все иллюстрируется на Quartus2.2 (как раз которым я пользовался)
Ладо, как говориться «баба с воза – коням легче».
Теперь о предупреждениях (я всегда все читаю!) – их теперь 2617 и все по PCI Core.
Практически все они вида:
Warning: Reduced register pcitm32_plda701:pcitm|pcix_mtcore:core_inst|pcix_dmactrl:dmactrl|pcix_dma:dma1|lIl30~25 with stuck data_in port to stuck value GND
Или
Warning: No clock transition on pcitm32_plda701:pcitm|pcix_mtcore:core_inst|pcix_dmactrl:dmactrl|pcix_split:spl1|lIl2[10] register
Ни каналом dma1, ни разделенными процессами я не пользуюсь, о чем честно заявил Wizard-у. Т.е., по этим сообщениям видно, что минимизацией не используемой логики занимается синтезатор Quartus, а не директивы условной компиляции, которые должны быть через константы инициализированы Wizard. Тем не менее, в описании на ядро: PCI Wizard removes
unnecessary signals –да-да :-) – щассс.
Результат проекта:
Ver. 701 LC=1923 Reg=930 Mem=576 Quartus2.2+SP2
Ver. 701 LC=1705 Reg=927 Mem=576 Quartus4.0+SP1
Ver. 621 LC=1345 Reg=616 Mem=0 Quartus2.2+SP2
PS. Проект залил в плату – работает, как задумано!
E-mail: 
info@telesys.ru
