[an error occurred while processing this directive]
Имею вопрос
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
|
Отправлено
st256 26 апреля 2004 г. 12:38
|
|
|
|
Мы изготавливаем честный чип. Но для начала, моделируем его на FPGA (XILINX FF1152AGTO0345). Используем Model Sim и NC-Sim. Там в HDL симуляторе все получается красиво и правильно. Потом при помощи Synplify перегоняем HDL в Xilinx netlist. И в самой FPGA уже имеем глюк. Возможно ли такое? Есть ли глюки в описаных средах разработки?
Глюк выглядит как конфликт в конвеере.
Составить ответ
|||
Конференция
|||
Архив
Ответы
- Мужики, спасибо! Асик-дизайнеры выведены на чистую воду. — st256 (26.04.2004 17:17, 165 байт)
- Такж здесть отвечу, имитациооное моделирование в принцыпе не может учесть всех хар- к объекта.... — гоша (26.04.2004 14:54, пустое)
- А ещё было так: применил shared variable (VHDL), + — k_george (26.04.2004 13:50, 247 байт)
- Возможно, но склоняюсь к глюкам в руках (тем же софтом пользуюсь) — zlyh (26.04.2004 13:42, пустое)
- Ответ: — Alesandro (26.04.2004 13:30, 279 байт)
- Возможно. И еще как (+) — SM (26.04.2004 13:04, 929 байт)
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru