[an error occurred while processing this directive]
А ещё было так: применил shared variable (VHDL), +
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
|
Отправлено
k_george 26 апреля 2004 г. 13:50
В ответ на: Имею вопрос отправлено
st256 26 апреля 2004 г. 12:38
|
|
|
|
а они ведут себя при логическом моделировании как переменные, а после синтеза и трассировки становятся сигналами в чистом виде, т. е.
меняются по клоку, а не по изменению условий - отсюда в конвейере лишний такт. Использовал ActiveHDL+Synplify.
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru