Отправлено axalay 30 марта 2004 г. 14:47 В ответ на: Verilog <-> VHDL отправлено Victor® 30 марта 2004 г. 13:34

• Я пробовал Verilog в VHDL (т.к. с Verilog не дружу). Нормально работает. Synplify Pro, по крайней мере синтезит после этого. — Victor®   (30.03.2004 19:05, пустое)