Я пробовал Verilog в VHDL (т.к. с Verilog не дружу). Нормально работает. Synplify Pro, по крайней мере синтезит после этого. («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] Я пробовал Verilog в VHDL (т.к. с Verilog не дружу). Нормально работает. Synplify Pro, по крайней мере синтезит после этого.

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)