Отправлено Oldring 29 августа 2002 г. 11:14 В ответ на: ИМХО отправлено -=Sergei=- 28 августа 2002 г. 17:37

Это значения типа std_logic как раз для моделирования схем с открытым коллектором - слабая 1, слабый 0 и слабая неопределенность. Соответственно, к линии должен быть подключен сигнал с состоянием 'H' (нагрузочный резистор), а выход с третьим состоянием выдает либо '0', либо 'Z'. Проверять логическое значение тоже нужно не на равенство '1', а на равенство либо '1' либо 'H'; но лучше перед проверкой конвертировать std_logic в bit.

Это то, что касается VHDL. По поводу MaxPlus ичего сказать не могу.

• Re: Посмотри стандарт на синтезируемое подмножество VHDL - насколько мне помнится эти конструкции не синтезируются, так есть ли смысл их использовать при разработке на ПЛИС ??? — Славик   (29.08.2002 17:07, пустое)
  • Может быть... — Oldring   (30.08.2002 10:06, 192 байт)