[an error occurred while processing this directive]
Не понятна суть проблемы. Надо сигнал CLK приписать к ножке GCLK в файле .acf
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Pashka
05 августа 2002 г. 14:06
В ответ на:
Verilog & MAX+
отправлено Алексей Мусин 05 августа 2002 г. 08:10
Составить ответ
|||
Конференция
|||
Архив
Ответы
Ну так я и написал - дурацкая ситуация :). Спасибо! (начинающий я, со вчера :)
—
Алексей Мусин
(05.08.2002 14:38,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru