[an error occurred while processing this directive]
|
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_Unsigned.all;
ENTITY clocks IS
PORT
(
clk,setup : IN STD_LOGIC;
msec1 :inout std_logic_vector (4 downto 1)
);
END clocks;
ARCHITECTURE a OF clocks IS
Begin
--Это только упрощенный фрагмент из кода
--но выдает такую же ошибку
-- "Signal "msec1" has multiple sources"
--не понятно что здесь не так
process(clk,setup) begin
if clk'event and clk ='0' then
if setup ='1' then
msec1<="0000"; --
end if;
end if;
end process;
process(clk,setup) begin
if clk'event and clk ='1' then
if setup ='0' then
msec1<="0001"; --
end if;
end if;
end process;
end a;
E-mail: info@telesys.ru