Отправлено yes 24 июня 2002 г. 11:26 В ответ на: Как лучше описать на Verilog? (+) отправлено Gunner 23 июня 2002 г. 19:59

синтезу всеравно как будет описана логика (я так понимаю что хотите синтезировать таблицу)

я делал так: на скриптовом языке (пользуюсь awk, хотя профи рекомендуют м4) генерил case
а затем вставлял его либо `include либо непосредственно в код case

32'h00000004 : D = 32'he3e003ff; // -- mvn r0, #-67108861
32'h00000008 : D = 32'he5901000; // -- ldr r1, [r0]
32'h0000000c : D = 32'he211100c; // -- ands r1, r1, #12
32'h00000010 : D = 32'h0a000029; // -- beq 000000bc
32'h00000014 : D = 32'he331000c; // -- teq r1, #12
32'h00000018 : D = 32'h012fff12; // -- bxeq r2

• Уточняю (+) — Gunner   (24.06.2002 18:49, 284 байт)
  • Ответ: просто case, casex и casez, а вообще то — Gate   (25.06.2002 19:47, 113 байт)