Как лучше описать на Verilog? (+) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] [an error occurred while processing this directive] Как лучше описать на Verilog? (+)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] [an error occurred while processing this directive]

Отправлено Gunner 23 июня 2002 г. 19:59

Необходимо описать следующую конструкцию:
Переменная может принимать значения из нескольких диапазонов. Если ее значение попадает в один диапазон, то сделать то-то. Если в другой - то что-то другое. Так как таких диапазоном около десятка, а в каждом много значений, то описание через операторы IF ... ELSE или CASE получается довольно громоздким ... Существует ли еще какое решение? Чтоб оптимальнее был синтез и задержки в логике минимальней.
Заранее благодарен.

Составить ответ ||| Конференция ||| Архив

Ответы

не совсем понятно — yes (24.06.2002 11:26, 662 байт)
- Уточняю (+) — Gunner (24.06.2002 18:49, 284 байт)
  - Ответ: просто case, casex и casez, а вообще то — Gate (25.06.2002 19:47, 113 байт)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа