На VHDL достаточно просто описать конечный автомат (FSM), который будет синтезирован на логических ячёйках ПЛИСа. Я это делал многократно (под Квартус, Active-HDL). Теперь стоит задача описать достаточно сложный FSM (порядка 120 состояний и около 50-ти условий перехода) с экономным расходованием ячеек плиса, чтобы таблицу переходов и таблицу выходных воздействий FSM синтезировать в блоках памяти ПЛИС (на ячейках лишь синтезировать загружаемый счётчик состояний и регистр выходных сигналов).

ВОПРОС: Какой инструментарий для этого использовать, чтобы достаточно удобно можно было бы редактировать описание FSM?

Неужели в рукопашную нужно писать классический 2-х проходный компилятор для этого "процессора"? Связываться с масштабируемым процессором NIOS, кажется, тоже бессмысленно, поскольку это совсем не экономное по ячейкам решение... Посоветуйте чего-нибудь, плиз.