Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Языки описания аппаратуры (VHDL и др.)

ладно, но я не совсем понимаю что Вы хотите

Отправлено V61 30 апреля 2009, г. 14:23
В ответ на: Ответ: Я извиняюсь, а начало пришлите пошлите пожалуйста с описанием clk,rst,cnti,clkd? rst тут зачем? Что это за сигнал..? cnti <= (others => '0') для чего? плоховато разбираюсь ещё. Помогите... отправлено пользователем Cepый 29 апреля 2009, г. 20:39


library IEEE;
use IEEE.STD_LOGIC_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity CLK_DIV is
port(
CLK : in STD_LOGIC;
RST : in STD_LOGIC;
CLK_D : in STD_LOGIC
);
end CLK_DIV;

architecture CLK_DIV of CLK_DIV is
signal cnt : std_logic_vector (25 downto 0);
begin
process(clk,rst)
begin
if rst = '1' then
cnt <= (others => '0');
clk_d <= '0';
elsif clk = '1' and clk'event then
if cnt = 39999999 then cnt <= (others => '0');
else cnt <= cnt + 1;
end if;
if cnt = 39999999 then clk_d <= not clk_d; end if;
end if;
end process;
end CLK_DIV;

сброс положен в любой цифровой схеме. Хотя можно и без него.
Опять таки для моделлирования.


Составить ответ | Вернуться на конференцию.

Ответы


Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
введите число 90:

Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru