Разработка, производство и продажа радиоэлектронной аппаратуры
|
Карта сайта
|
Пишите нам
|
В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:
jobsmp@pochta.ru
Телесистемы
|
Электроника
|
Конференция «Языки описания аппаратуры (VHDL и др.)
Подскажите пож., существуют ли в vhdl аналоги verilog директив /* synthesis full_case parallel_case */ ?
Отправлено
++
09 декабря 2008 г. 11:11
Составить ответ
|
Вернуться на конференцию
Ответы
в ВХДЛ case параллельный всегда
-
id_gene
(09.12.2008 11:27:2
193.232.173.182
,
пустое
)
А аналог "full case" - чтобы не ругался/делал замечания на отсутсвие "when others =>"?
-
++
(09.12.2008 12:08:27
10.0.2.119,212.45.31.226
,
пустое
)
кажется, в ВХДЛ нужно либо покрывать все случаи, либо писать others=>
-
id_gene
(10.12.2008 10:04:27
193.232.173.182
, 50 байт)
в верилоге тоже можно default : a=1'bx чтоб фулл без директивы получился
-
yes
(15.12.2008 14:39:19
89.175.180.242
,
пустое
)
Отправка ответа
Имя*:
Пароль:
E-mail:
Тема*:
Сообщение:
Ссылка на URL:
URL изображения:
если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
увеличьте 2 вдвое:
Перейти к списку ответов
|
Конференция
|
Раздел "Электроника"
|
Главная страница
|
Карта сайта
Web
telesys.ru