Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Языки описания аппаратуры (VHDL и др.)

по-моему не в верилоге дело, а в физической реализации

Отправлено yes 05 декабря 2008 г. 14:08
В ответ на: необходима помощь по верилогу отправлено <font color=gray>pfc</font> 04 декабря 2008 г. 22:17

можете ли представить схему, которая делает такое без clk?

я бы предположил, что можно использовать триггер с асинхронным сбросом, а на вход сброса подавать вырезаный импульс (как это гарантировано сделать в максплюсе - не знаю - delay_cell - это некий буфер, который не будет выброшен оптимизатором)

//reset pulse
delay_cell dc(bus1,bus1_delayed);
//for simulator : wire #1 bus1_delayed=bus1
wire rst=bus1&~bus1_delayed;

always @(posedge bus2 or posedge rst)
begin
if (rst) out=0;
else
out=1;
end

---

или можно сделать на латчах

вырезаем два имульса так же
wire pulse1=bus1&~bus1_delayed;
wire pulse2=bus2&~bus2_delayed;

always @(pulse1 or pulse2)
begin
if(pulse1) out=0;
if(pulse2) out=1;
end




Составить ответ | Вернуться на конференцию

Ответы


Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
увеличьте 6 на 2:

Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru