При ram_slave_ack=1'b0; ide_slave_ack=1'b0; host_master_ack моделируется в 1'b0;
Если хотя бы один из сигналов (ide | ram)= 1'b1, состояние host_master_ack неопределено (=x).
ram_slave_ack, ide_slave_ack обозначены как output порты компонентов.
Почему так?
wire host_master_ack, ide_slave_ack, ram_slave_ack;
assign host_master_ack= ram_slave_ack | ide_slave_ack;