Не могу использовать файлы Verilog-кода CoreGenerator ISE9.1 для моделирования в ActiveHDL 7.2. При компиляции файлов возникает ошибка "unknown file". Библиотеки Verilog Xilinx к ActiveHDL 7.2 подсоединены.На VHDL эта процедура (перенос кода из CoreGenerator в ActiveHDL и компиляция)проходит без ошибок. Помогите чайнику, плз.