[an error occurred while processing this directive] [an error occurred while processing this directive]
мне кажется, 'водораздел' в другом(+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
[an error occurred while processing this directive] [an error occurred while processing this directive] [an error occurred while processing this directive]

Отправлено IgorK 20 февраля 2002 г. 19:57
В ответ на: 2Ildarka (M_sim, Leonardo...) VHDL отправлено MichaelM 20 февраля 2002 г. 16:36

Поведенческое описание и Функциональное -это примерно как C и Assembler.
Поведенческое: if ... then ... elsif ... else ... end if;
Функциональное: ... <= ... or ... and ... nor ... xor;
Во втором случае тебе надо представлять схему полностью (представь синхронный сумматор небольшой)... В первом же случае понимание тоже необходимо, но не детальное.
Частично, не могу согласиться. По одну сторону расположены части схемы (проекта), подлежащие синтезу (написанные с соблюдением соотв. жестких ограничений), по другую – симуляционная надстройка (wrapper). VHDL и Verilog содержат оба подмножества (синтез, симуляция). Оба языка можно сравнить с ‘C’, но ASM в таком сравненни будет лежать в области ‘целевых архитектур’ (яркий пример – AHDL у Altera).

..Потом уже перестаешь заводить по два клока на один триггер и проч
..Reset все ж надо делать
Эти вещи не ‘придут’ из анализа RTL. Лучше начать с чтения нормальной литературы. В и-нете информации море. Если есть доступ к западной лит-ре, то советую достать ‘Structured Logic Design with VHDL’ (Armstrong, Grail).

P.S. Последние версии стандартов есть на www.elektroda.pl -> File Manager 1.


Составить ответ  |||  Конференция  |||  Архив

Ответы

Отправка ответа

Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 

URL изображения: 

Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание  |||  Без кадра

E-mail: info@telesys.ru