Ответ: («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Разработка, производство и продажа радиоэлектронной аппаратуры

| Карта сайта | Пишите нам | В избранное

Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Языки описания аппаратуры (VHDL и др.)

Ответ:

Отправлено V61 21 июля 2007 г. 15:19
В ответ на: а вы на ВХДЛ пишете или вообще только начинаете? + отправлено <font color=gray>id_gene</font> 21 июля 2007 г. 15:14

Пишу на VHDL. С Verilog баловался, и не больше.
За ссылку спасибо, посмотрю.
По assign.
Можно написать.
wire a = b & c;
или
wire a;
assign a = b & c;
Я не увидел разницы. В чем она? Не хочется вляпаться.

Составить ответ | Вернуться на конференцию

Ответы

assign можно не только на wire, но и на output — yes (24.07.2007 20:20:22 87.236.81.130, пустое)
- И на inout, если уж на то пошло :) Но тут дело в том, что по умолчанию они и есть wire. — SM (25.07.2007 12:00:53 85.21.237.237, пустое)
разница в том, что в V2001 сократили писанину и разрешили при определинии переменной ей сразу что нить присвоить. — SM (23.07.2007 22:41:56 80.92.255.53, пустое)
- wire a=b; можно было и в древнем Verilog-XL писать. — yes (25.07.2007 18:08:23 87.236.81.130, пустое)
разницы нет, но — urri (23.07.2007 16:48:24 213.247.190.133, 210 байт)
разницы нет, нужно стандарт смотреть. + — id_gene (21.07.2007 18:09:42 83.149.193.69, 180 байт)