Телесистемы
 Разработка, производство и продажа радиоэлектронной аппаратуры
На главную   | Карта сайта | Пишите нам | В избранное
Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Языки описания аппаратуры (VHDL и др.)

Помогите начинающему, пож-ста! Modelsim & Verilog

Отправлено Валерий_П 26 апреля 2007 г. 11:13


Написал простой счетчик и хочу посмотреть, что на выходе. Modelsim входной сигнал нарисовал, а выходной всегда находится в состоянии xxxx. Что я не так делаю? Прилагаю содержимое макроса и исх. файлов:


Содержимое файла run.do :

onbreak {resume}
if [file exists work] {
vdel -all
}
vlib work
vmap work
vlog cnt_top.v cnt_tb.v
view dataflow
vsim -voptargs="+acc" cnt_tb
add wave clk
add wave out
run 500 ns

-----------------------------------------
Содержимое файла cnt_top.v :
`timescale 1ns/10ps
module cnt_top(clk, out);
input clk;
output [3:0] out;
reg [3:0] out;
always @(posedge clk)
out = out+1;
endmodule
-----------------------------------------
Содержимое файла cnt_tb:
`timescale 1ns/10ps
module cnt_tb;
parameter CLK_PD = 10; // system clock period
reg clk;
wire [3:0] out;
cnt_top dut(.clk(clk),.out(out));
initial
begin
clk=0;
forever #(CLK_PD/2) clk = !clk;
end
endmodule


Составить ответ | Вернуться на конференцию

Ответы


Отправка ответа
Имя*: 
Пароль: 
E-mail: 
Тема*:

Сообщение:

Ссылка на URL: 
URL изображения: 

если вы незарегистрированный на форуме пользователь, то
для успешного добавления сообщения заполните поле, как указано ниже:
сложите три и три:

Перейти к списку ответов | Конференция | Раздел "Электроника" | Главная страница | Карта сайта

Rambler's Top100 Рейтинг@Mail.ru
 
Web telesys.ru