[an error occurred while processing this directive]
Ответ:
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
|
Отправлено
SAZH 13 октября 2006 г. 15:54
В ответ на: Таймер отправлено
<font color=gray>darkniisiis</font> 13 октября 2006 г. 13:06
|
|
|
|
переходите на верилог, тогда и мучиться не будете.
module del_clk
(
input clk,
input set, /// длительностью в один период clk
input [15:0] prog, //// >=1
output reg out_clk
);
reg [15:0] ct;
reg enable;
always @ (posedge clk)
begin
if (set) begin
enable <= 1'b1;
ct <= prog; end
else begin
if (enable)
ct <= ct - 1'b1;
if (ct == 16'd1)
enable <= 1'b0; end
out_clk <= (ct == 16'd1);
end
endmodule
Составить ответ
|||
Конференция
|||
Архив
Ответы
- Ответ: — darkniisiis (13.10.2006 16:23 212.44.92.82, 154 байт)
- Ответ: — SAZH (13.10.2006 18:18 212.113.112.201, 889 байт)
- Ответ: — SAZH (13.10.2006 16:43 212.113.112.201, 185 байт)
- Ответ: — darkniisiis (16.10.2006 10:21 212.44.92.82, 201 байт)
- Ответ: — SAZH (16.10.2006 10:30 212.113.112.201, 72 байт)
- Ответ: — darkniisiis (16.10.2006 11:07 212.44.92.82, 290 байт)
- Ответ: — darkniisiis (16.10.2006 09:25 212.44.92.82, 151 байт)
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание