[an error occurred while processing this directive]
Примерно так (+)
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

миниатюрный аудио-видеорекордер mAVR

Отправлено SM 10 октября 2006 г. 00:49
В ответ на: А как єтот блок будетвіглядеть на верилоге? отправлено <font color=gray>_Amid_</font> 09 октября 2006 г. 19:43


module test(reset,clk,a,b,c)
input reset,clk;
input [7:0] a,b;
output reg [7:0] c;

reg [2:0] i;

always @(posedge clock or posedge reset)
if (reset) begin
i <= 3'h0;
c <= 8'h00;
end else begin
i <= i + 1'b1;
if (i == 3'h0)
if (a == b) c <= a;
else if (a > b) c <= b;
end
endmodule

Причем вот это


if (a == b) c <= a;
else if (a > b) c <= b;

можно для пущей понятности заменить на

if (a >= b) c <= b;


Составить ответ  |||  Конференция  |||  Архив

Ответы


Отправка ответа
Имя (обязательно): 
Пароль: 
E-mail: 

Тема (обязательно):
Сообщение:

Ссылка на URL: 
Название ссылки: 
URL изображения: 


Rambler's Top100 Рейтинг@Mail.ru
Перейти к списку ответов  |||  Конференция  |||  Архив  |||  Главная страница  |||  Содержание