HDL to primitives («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] HDL to primitives
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено 123 15 июля 2006 г. 19:40

Мужики подскажите как реализовать на вентилях эту конструкцию:
clk_out = ((pos_cnt != 2) && (neg_cnt != 2));

Составить ответ ||| Конференция ||| Архив

Ответы

Элементарно. Отсинтезить чем нибудь и посмотреть RTL schematic. Синплифаем например. — druzhin (18.07.2006 18:33 80.92.102.210, пустое)
Запиши на Верилоге так : assign clk_out = |(pos_cnt ^ 2) & |(neg_cnt ^ 2); , станет понятнее, как вентили соединить(-) — Tiro (15.07.2006 21:35 212.46.202.93, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание