Моя первая FPGA - FPSLIC AT94 (AT40), там нет clockenable :) (+) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Моя первая FPGA - FPSLIC AT94 (AT40), там нет clockenable :) (+)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено Shtirlits 04 июля 2006 г. 19:14
В ответ на: Вообще синтезаторы фидбеков обычно не делают (+) отправлено SM 04 июля 2006 г. 19:11

Как обычно, постараюсь загнать проблему в угол, получив текст вызывающий нарекания как можно короче, проще и понятнее.
Вот только сначала ночью выну и изучу документацию.

Составить ответ ||| Конференция ||| Архив

Ответы

И, кстати, не clock enable, а synchronous load enable :) — SM (04.07.2006 19:17 195.225.131.186, пустое)
- Речь ведь идет о том, во что синтезируется, а не про то, что написано (+) — Shtirlits (04.07.2006 19:50 83.149.205.223, 201 байт)
А проверьте то-же, но с верилога... Возможно ридер послабее VHDL-ный. — SM (04.07.2006 19:16 195.225.131.186, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание

E-mail: info@telesys.ru

Ответы

Отправка ответа