[an error occurred while processing this directive]
Не влияют, но в данном случае результат одинаков.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Dmv
04 июля 2006 г. 13:29
В ответ на:
Вопрос по VHDL (+)
отправлено <font color=gray>Shtirlits</font> 04 июля 2006 г. 13:04
Составить ответ
|||
Конференция
|||
Архив
Ответы
:) Не понял ответа (+)
—
Shtirlits
(04.07.2006 17:08
83.149.205.223
, 293 байт)
Вообще синтезаторы фидбеков обычно не делают (+)
—
SM
(04.07.2006 19:11
195.225.131.186
, 376 байт)
Моя первая FPGA - FPSLIC AT94 (AT40), там нет clockenable :) (+)
—
Shtirlits
(04.07.2006 19:14
83.149.205.223
, 173 байт)
И, кстати, не clock enable, а synchronous load enable :)
—
SM
(04.07.2006 19:17
195.225.131.186
,
пустое
)
Речь ведь идет о том, во что синтезируется, а не про то, что написано (+)
—
Shtirlits
(04.07.2006 19:50
83.149.205.223
, 201 байт)
А проверьте то-же, но с верилога... Возможно ридер послабее VHDL-ный.
—
SM
(04.07.2006 19:16
195.225.131.186
,
пустое
)
А что хотели сделать?
—
zlyh
(04.07.2006 18:44
194.186.73.110
, 229 байт)
Это и хотел, CE или feedback (+)
—
Shtirlits
(04.07.2006 19:05
83.149.205.223
, 477 байт)
Запись reg1 <= reg1 никогда не используется!
—
Dmv
(05.07.2006 13:40
217.23.71.210
,
пустое
)
Спасибо за подтверждение (+)
—
Shtirlits
(05.07.2006 18:30
83.149.205.223
, 338 байт)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
NoIX ключ
:
Запомнить
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
E-mail:
info@telesys.ru