Отправлено Geremy 25 апреля 2006 г. 17:46

Я думаю, что многие сталкиваются с данной проблемой, когда граничная частота проекта не дотягивает до желаемой, эх... эти цифровые фильтры.. и прочая dsp-ёвщина порывшись в сети интернет не удалось найти, что либо приемлемое и разумно-написанное на русском языке... про timing constrains и топологические огр. - читать в оригинале на буржуйском к сожалению не позволяет время... Да я столкнулся с такой проблемой и попытки её решить привели меня на данный форум... (!! здесь был раньше на теме сигнальные процессоры и мне реально помогли огромное спасибо за помощь!!!)
нашкрябайте здесь какиенибудь ссылки или сами книги по мыло буду очень признателен...

• даже посоветовать что либо сложно, код, RTL viewer, chip editor + Plain Ahead (Xilinx) + голову и машину помощнее и в атаку. Хотя (+) — des00   (25.04.2006 19:04 80.89.147.5, 44 байт)
  • Ответ: да FPGA впрочем не из дешёвых да и суть вопроса не в стоимости.... — Geremy   (26.04.2006 05:13 83.149.51.2, пустое)
    • Ответ: Огласите суть вопроса. :) — Artem-1.6E-19   (26.04.2006 07:41 222.101.201.101, пустое)
      • Ответ: Суть вопроса в учете UCF ... — Geremy   (26.04.2006 11:10 83.149.51.1, 465 байт)
• Ответ: Берете ФПГА, за 8, нет, лучше за 20 килобаксов. И все паралелите. — Artem-1.6E-19   (25.04.2006 18:17 222.101.201.101, пустое)
  • Ответ: FPGA впрочем не из дешевых... и вопрос не в этом... — Geremy   (26.04.2006 05:12 83.149.51.2, 59 байт)
    • Ответ: За деньги можно все, что попадает в физические ограничения. — Artem-1.6E-19   (26.04.2006 07:22 222.101.201.101, пустое)

E-mail: info@telesys.ru