[an error occurred while processing this directive]
|
Я не знаю как инициировать начальные значения. Если сделаете, покажите. Единственно что смущает, памяти вроде не получается. Чисто регистровая структура. У xilinx и Альтеры есть рекомендации, например:
module ram16x16(
input clk, we,
input [3:0] a,
input [15:0] di,
output [15:0] do);
reg [15:0] mem [15:0];
reg [3:0] read_add;
//initial $readmemh("ram.dat", mem);
//Verilog HDL Single-Clock Synchronous RAM with Read-Through-
//Write Behavior
always @(posedge clk) if(we) begin
mem[a] <= di;
read_add <= a;
end
assign do = mem[read_add];
endmodule
E-mail: info@telesys.ru