[an error occurred while processing this directive]
|
это - бызовый тип. std_logic - это resolved подтип std_ulogic. Разница в применении базовых типов и resolved подтипов описана в стандарте языка. std_ulogic полезен при описании аргументов и результатов функций, а также чтобы явно указать, что у сигнала должен быть ровно один драйвер. std_logic используется при моделировании результатов синтеза так как правильно описывает процессы в реальном железе.
При описании процессов для FPGA синтеза лучше использовать конструкцию
process( Clock )
begin
if rising_edge( Clock ) then
-- логика изменения состояния машины
if Reset then
-- логика синхронного сброса состояния машины.
end if;
end if;
end process;
При этом в данном случае Clock - сигнал типа std_logic, std_ulogic или bit; Reset - сигнал типа boolean.
Процессы только для моделирования можно описывать как угодно - в пределах семантики VHDL и обходя глюки системы моделирования.
E-mail: info@telesys.ru