[an error occurred while processing this directive]
Прочитал умную книжку по верилогу, возник вопрос по поводу поведенческого (behavioral) моделирования и способов определения FSM+D
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
Al Volovich 07 апреля 2006 г. 09:52
Насколько я понял, в верилоге можно описать ЦА двумя способами: 1. Как учили в школе: разделить УА и ОА, ручками определить состояния, прорисовать datapath и т.д. и т.п. 2. Описать автомат на поведенческом уровне, типа:
always begin: main wait (reset); @ (posedge clock) q <= r + s; @ (posedge clock) qout <= q + qout; end
и компилер сам синтезирует FSM и datapath. Так вот и вопрос: какие инструменты поддерживают способ 2? Попробовал его применить в квартусе - он похоже этот способ не поддерживает...
info@telesys.ru
