[an error occurred while processing this directive]
|
для добавления в актив хдл wire'ов приходится писать все руками для каждого модуля, внутри модуля (рекурсивно эта команда работать не хочет):
toggle -toggle_type full SUMMER/* SUMMER/U0/* SUMMER/U0/U0/* SUMMER/U0/U0/U0/* SUMMER/U0/U0/U0/U0/* SUMMER/U0/U0/U0/U0/U0/*
а ведь в каждом урове из кроме U0 есть еще и другие элементы, со своими уровнями вложенности.
как-нибудь можно добавить ВСЕ wire сразу.
или может быть программа какая-то другая есть.
ps. нашел http://www.asic-world.com/verilog/tools.html здесь программу code coverage, но она только для линукса.
E-mail: info@telesys.ru